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FPGA自带的JTAG接口用来连接下载电缆到主机的并口，便于用逻辑分析议对系统调试。EPCS4是FPGA的配置芯片，用来存储程序。由于系统掉电后FPGA内的程序将丢失，所以每次上电后FPGA首先从EPCS4里读取相应的配置信息。考虑到本设计中FPGA的RAM容量不能太小，以便存储较多的数据；另外用户I/O引脚数量应有一定的富裕。终选择了Altera公司CycloneIII系列的EP3C25F256C8。其I/O引脚数是156个，RAM总量为608Kb。采用VHDL编程实现DES算法后，通过Synplify生成一个基本的模块——DES核（如图2所示）。DES核的引脚功能如下。clk：时钟输入端，本设计时钟源为50MHz晶振；

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也正基于此，赛灵思能够成功获得Virtex-6FPGAs对PCIe1.1与2.0多通道配置的PCI-SIG兼容。PCIe2.0模块集成在所有带串行收发器的Virtex-6器件中，并且支持于所有的速度级别。这些模块包括完整的交易数据链路和物理层，采用了赛灵思GTX收发器技术和集成的BRAM。Virtex-6LXT与SXTFPGA中的GTX串行收发器具有清楚的工艺、电压和温度描述，完整的PCI-SIG兼容性报告可从以下网址下载：/developers/compliance_program/integrators_list/pcie_2.0。PCIExpress的Virtex-6FPGA端点模块还具有许多方便使用的功能可简化设计进程。

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基于APEX架构的可编程单芯片RS编译码硬件解决方案在中国普天集团西安蓝牙通讯设备有限公司的二次群无线扩频通信机的改造项目中得到了应用。它可用于离散译码、流式译码，在添加一级缓存的基础上，同样适用于连续译码。随着各种电路和芯片的性能(速度、集成度等)不断提高，尤其是在、航空航天等用途中对可靠性的要求往往是位的，人们对于系统的可靠性方面的要求日益增加，这对电路系统的设计和制造都提出了严格的目标要求。存储器是电路系统中常用的器件之一，采用大规模集成电路存储芯片构成。实际统计表明，存储器在太空应用中的主要错误是由瞬态错误(也叫单个扰动，SEU)所引起的一位错[1]或者相关多位错，而随机独立的多位错误极少。

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